227-0116-00L  VLSI I: von Architektur zu hochintegrierter Schaltung und FPGA

SemesterFrühjahrssemester 2017
DozierendeH. Kaeslin
Periodizitätjährlich wiederkehrende Veranstaltung
LehrspracheDeutsch


KurzbeschreibungDiese erste Lehrveranstaltung aus einer dreisemestrigen Vorlesungsreihe befasst sich mit dem Entwurf von Algorithmen und leistungsfähigen Hardware-Architekturen im Hinblick auf ihre Realisierung als ASIC oder mit FPGAs. Im Zentrum steht der Front-End Design mit HDLs sowie automatischer Synthese zur Erzeugung funktionssicherer Schaltungen.
LernzielHochintegrierte Schaltungen (VLSI chips), Anwendungsspezifische Integrierte Schaltungen (ASIC) sowie Field-Programmable Gate-Arrays (FPGA) verstehen. Ihren inneren Aufbau kennen und passende Einsatzgebiete identifizieren können. Beherrschen des Front-End Designs vom Architekturentwurf bis zu Netzlisten auf Gatterniveau. Modellierung und Simulation von Digitalschaltungen mit VHDL oder SystemVerilog. Gewährleisten des korrekten Verhaltens mithilfe von Simulation, Testbenches, und Assertions. Einsatz automatischer Synthesewerkzeuge zur Erzeugung funktionssicherer VLSI und FPGA Schaltungen. Sammeln von praktischen Erfahrungen mit der Hardwarebeschreibungssprache VHDL sowie mit industriellen Werzeugen zur Entwurfsautomatisierung (EDA).
InhaltDie Lehrveranstaltung befasst sich mit Systemaspekten beim Entwurf von hochintegrierten Schaltungen (VLSI) und mit komplexen programmierbaren Bausteinen (FPGA). Behandelt werden:
- Übersicht über Entwurfsmethoden und Fabrikationstiefen.
- Abstraktionsniveaus der Schaltungsmodellierung.
- Aufbau und Konfiguration kommerzieller feldprogrammierbarer Bausteine.
- Design Flows für VLSI und FPGA.
- Spezialisierte und general purpose Architekturen im Vergleich.
- Erarbeiten von Architekturen zu gegebenen Algorithmen.
- Optimierung von Durchsatz, Schaltungsgrösse und Energieeffizienz mithilfe von Architekturumformungen.
- Hardware-Beschreibungssprachen und zugrundeliegende Konzepte.
- VHDL und SystemVerilog im Vergleich.
- VHDL (IEEE Norm 1076) zur Schaltungssimulation und -synthese.
- Das dazu passende neunwertige Logik-System (IEEE Norm 1164).
- Register-Transfer-Level (RTL) Synthese und ihre Grenzen.
- Baublöcke digitaler VLSI Schaltungen.
- Techniken zur funktionalen Verifikation und ihre Grenzen.
- Modulare, weitgehend wiederverwendbare Testbenches.
- Assertion-basierte Verifikation.
- Evaluation synchroner und asynchroner Schaltungstechniken.
- Ein Plädoyer für synchrone Schaltungstechnik.
- Periodische Ereignisse und das Anceau Diagramm.
- Fallstudien und Beispiele, Vergleich von ASICs mit Mikroprozessoren, DSPs und FPGAs.

In den Übungen wird eine digitale Schaltung in VHDL modelliert und eine Testbench für Simulationszwecke geschrieben. Anschliessend werden Netzlisten für VLSI-Schaltungen und FPGAs synthetisiert. Es gelangt ausschliesslich kommerzielle Software führender Anbieter zur Anwendung.
SkriptLehrbuch und alle weiteren Unterlagen in englischer Sprache.
LiteraturH. Kaeslin: "Top-Down Digital VLSI Design, from Architectures to Gate-Level Circuits and FPGAs", Elsevier, 2014, ISBN 9780128007303.
Voraussetzungen / BesonderesVoraussetzungen:
Grundkenntnisse in Digitaltechnik.

Prüfungen:
Schriftlich im Anschluss an das Vorlesungssemester (FS). Prüfungsaufgaben sind in Englisch vorgegeben, Antworten werden auf Deutsch oder Englisch akzeptiert.

Weiterführende Informationen:
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